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SystemVerilog
Data collection date: 2026-03-07
SystemVerilog
Total 11 projects，sorted by Star Increment Sort
一款强大且可定制的macOS多排扩展坞替代品。将应用组织成多个部分，切换工作区，并自定义一切。
DockMaster Pro 是一款 macOS Dock 栏增强工具，目标是将原生 Dock 从「应用启动器」升级为「生产力中枢」。

lowRISC/opentitan

SystemVerilog
连续上榜 10 天 历史最高 #1 累计上榜 87 次

OpenTitan：开源硅基可信根

lowRISC
lowRISC Developer
3.2k
966
346
+2
Ranking #1
3月7日
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chipsalliance/caliptra-rtl

SystemVerilog
连续上榜 8 天 霸榜 5 天 时隔 14 天回归 累计上榜 64 次

Caliptra可信根IP的硬件设计配套资源

chipsalliance
chipsalliance Developer
133
81
184
+1
Ranking #3
3月7日
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lowRISC/ibex

SystemVerilog
连续上榜 10 天 霸榜 7 天 累计上榜 92 次

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

cpucore hardware risc-v
lowRISC
lowRISC Developer
1.8k
699
349
Ranking #2
3月7日
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aws/aws-fpga

SystemVerilog
连续上榜 3 天 累计上榜 40 次

AWS EC2 FPGA硬件与软件开发工具包的官方代码库

aws
aws Developer
1.6k
537
271
Ranking #6
3月7日
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pulp-platform/axi

SystemVerilog
连续上榜 4 天 累计上榜 55 次 排名上升 ↑7

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

asic axi axi4
pulp-platform
pulp-platform Developer
1.5k
344
254
Ranking #7
3月7日
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pulp-platform/common_cells

SystemVerilog
连续上榜 10 天 累计上榜 65 次

通用SystemVerilog组件

pulp-platform
pulp-platform Developer
718
191
217
Ranking #4
3月7日
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bespoke-silicon-group/basejump_stl

SystemVerilog
时隔 15 天回归 累计上榜 24 次

BaseJump STL：SystemVerilog标准模板库

bespoke-silicon-group
bespoke-silicon-group Developer
649
113
108
Ranking #11
3月7日
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openhwgroup/cvfpu

SystemVerilog
连续上榜 9 天 累计上榜 68 次

支持标准RISC-V格式与运算及跨精度格式的参数化浮点运算单元。

openhwgroup
openhwgroup Developer
572
148
200
Ranking #5
3月7日
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chipsalliance/Cores-VeeR-EL2

SystemVerilog
累计上榜 56 次 排名上升 ↑6

VeeR EL2处理器内核

ahb-lite asic-design axi4
chipsalliance
chipsalliance Developer
321
98
253
Ranking #10
3月7日
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pulp-platform/riscv-dbg

SystemVerilog
连续上榜 9 天 累计上榜 56 次

为PULP RISC-V内核提供的RISC-V调试支持

debug riscv
pulp-platform
pulp-platform Developer
300
91
229
Ranking #8
3月7日
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pulp-platform/fpu_div_sqrt_mvp

SystemVerilog
连续上榜 10 天 累计上榜 79 次

面向跨精度计算的浮点除法/平方根运算单元

pulp-platform
pulp-platform Developer
26
17
192
Ranking #9
3月7日
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