❤️❤️❤️❤️❤️❤️ 我们已经正式推出微信小程序，在微信中搜索 TrendForge Pro 即可使用小程序 ❤️❤️❤️❤️❤️❤️

GitHub 2026-03-08 Trending

Discover the hottest open source projects every day

Select a date
SystemVerilog
Data collection date: 2026-03-08
SystemVerilog
Total 14 projects，sorted by Star Increment Sort
一款强大且可定制的macOS多排扩展坞替代品。将应用组织成多个部分，切换工作区，并自定义一切。
DockMaster Pro 是一款 macOS Dock 栏增强工具，目标是将原生 Dock 从「应用启动器」升级为「生产力中枢」。

adam-maj/tiny-gpu

SystemVerilog
连续上榜 12 天 累计上榜 101 次 星标飙升

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

adam-maj
adam-maj Developer
11k
1.1k
291
+8
Ranking #8
3月8日
View Details

lowRISC/opentitan

SystemVerilog
连续上榜 37 天 累计上榜 114 次 星标飙升

OpenTitan：开源硅基可信根

lowRISC
lowRISC Developer
3.2k
965
414
+7
Ranking #6
3月8日
View Details

pulp-platform/common_cells

SystemVerilog
累计上榜 84 次

通用SystemVerilog组件

pulp-platform
pulp-platform Developer
719
192
264
+1
Ranking #7
3月8日
View Details

lowRISC/ibex

SystemVerilog
连续上榜 5 天 历史最高 #1 累计上榜 115 次 排名上升 ↑7

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

cpucore hardware risc-v
lowRISC
lowRISC Developer
1.8k
699
427
+1
Ranking #1
3月8日
View Details

pulp-platform/tech_cells_generic

SystemVerilog
累计上榜 25 次

设计中针对通用流程实例化的工艺相关单元

pulp-platform
pulp-platform Developer
83
40
155
Ranking #14
3月8日
View Details

bespoke-silicon-group/basejump_stl

SystemVerilog
时隔 16 天回归 累计上榜 25 次

BaseJump STL：SystemVerilog标准模板库

bespoke-silicon-group
bespoke-silicon-group Developer
649
113
145
Ranking #13
3月8日
View Details

openhwgroup/cvw

SystemVerilog

CORE-V Wally是一款可配置的RISC-V处理器，与《RISC-V片上系统设计》教材相关联。

openhwgroup
openhwgroup Developer
497
511
92
Ranking #12
3月8日
View Details

chipsalliance/caliptra-rtl

SystemVerilog
连续上榜 12 天 霸榜 5 天 时隔 15 天回归 累计上榜 89 次

Caliptra可信根IP的硬件设计配套资源

chipsalliance
chipsalliance Developer
133
82
218
Ranking #11
3月8日
View Details

pulp-platform/axi

SystemVerilog
累计上榜 66 次

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

asic axi axi4
pulp-platform
pulp-platform Developer
1.5k
345
306
Ranking #10
3月8日
View Details

chipsalliance/adams-bridge

SystemVerilog
时隔 45 天回归 累计上榜 23 次

后量子密码学IP核（Crystals-Dilithium算法）

cryptography digital-signature lattice
chipsalliance
chipsalliance Developer
46
11
256
Ranking #9
3月8日
View Details

chipsalliance/Cores-VeeR-EL2

SystemVerilog
累计上榜 60 次 排名上升 ↑6

VeeR EL2处理器内核

ahb-lite asic-design axi4
chipsalliance
chipsalliance Developer
321
98
308
Ranking #5
3月8日
View Details

openhwgroup/cvfpu

SystemVerilog
累计上榜 87 次

支持标准RISC-V格式与运算及跨精度格式的参数化浮点运算单元。

openhwgroup
openhwgroup Developer
572
148
244
Ranking #4
3月8日
View Details

pulp-platform/riscv-dbg

SystemVerilog
连续上榜 6 天 历史最高 #3 累计上榜 73 次 排名上升 ↑7

为PULP RISC-V内核提供的RISC-V调试支持

debug riscv
pulp-platform
pulp-platform Developer
300
91
280
Ranking #3
3月8日
View Details

pulp-platform/fpu_div_sqrt_mvp

SystemVerilog
连续上榜 4 天 累计上榜 97 次 排名上升 ↑6

面向跨精度计算的浮点除法/平方根运算单元

pulp-platform
pulp-platform Developer
26
17
236
Ranking #2
3月8日
View Details
Assistant