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GitHub 2026-03-13 Trending

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SystemVerilog
Data collection date: 2026-03-13
SystemVerilog
Total 14 projects,sorted by Star Increment Sort

adam-maj/tiny-gpu

连续上榜 3 天 时隔 14 天回归 累计上榜 127 次

一个用Verilog编写的极简GPU设计,用于从零开始学习GPU工作原理

11k
1.1k
403
+5
Ranking #7
3月13日
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verilator/verilator

累计上榜 144 次 星标飙升

Verilator开源SystemVerilog模拟器与代码检查系统

3.4k
773
400
+4
Ranking #10
3月13日
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black-parrot/black-parrot

星标飙升 排名上升 ↑5

面向全球且由全球共创的Linux兼容RISC-V多核处理器

780
209
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+2
Ranking #5
3月13日
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lowRISC/opentitan

连续上榜 22 天 霸榜 8 天 历史最高 #1 累计上榜 143 次

OpenTitan:开源硅基可信根

3.2k
969
532
+2
Ranking #1
3月13日
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pulp-platform/axi

时隔 14 天回归 累计上榜 74 次

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

1.5k
350
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+1
Ranking #12
3月13日
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openhwgroup/cvfpu

累计上榜 97 次

支持标准RISC-V格式与运算及跨精度格式的参数化浮点运算单元。

576
148
290
+1
Ranking #8
3月13日
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chipsalliance/Cores-VeeR-EL2

连续上榜 4 天 累计上榜 65 次

VeeR EL2处理器内核

321
98
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Ranking #14
3月13日
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analogdevicesinc/testbenches

首次上榜

HDL项目测试平台

22
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Ranking #13
3月13日
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pulp-platform/fpu_div_sqrt_mvp

累计上榜 102 次

面向跨精度计算的浮点除法/平方根运算单元

27
17
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Ranking #11
3月13日
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bespoke-silicon-group/basejump_stl

时隔 21 天回归 累计上榜 29 次 排名上升 ↑5

BaseJump STL:SystemVerilog标准模板库

650
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172
Ranking #9
3月13日
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chipsalliance/adams-bridge

连续上榜 6 天 时隔 50 天回归 累计上榜 31 次

后量子密码学IP核(Crystals-Dilithium算法)

47
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Ranking #6
3月13日
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chipsalliance/caliptra-rtl

连续上榜 8 天 时隔 20 天回归 累计上榜 113 次

Caliptra可信根IP的硬件设计配套资源

133
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292
Ranking #4
3月13日
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chipsalliance/caliptra-ss

时隔 18 天回归 累计上榜 84 次 排名上升 ↑5

Caliptra子系统硬件设计资料,包含Caliptra可信根IP及附加制造商控制模块

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Ranking #3
3月13日
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lowRISC/ibex

累计上榜 139 次 排名上升 ↑9

Ibex是一款小型32位RISC-V CPU内核,前身为zero-riscy

1.8k
702
528
Ranking #2
3月13日
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