GitHub 2026-05-10 Trending

连续上榜 3 天累计上榜 127 次

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

adam-maj Developer

12k

1.2k

403

Ranking #13

5月10日

View Details

lowRISC/opentitan

连续上榜 22 天霸榜 8 天累计上榜 143 次

OpenTitan：开源硅基可信根

lowRISC Developer

3.4k

532

Ranking #2

5月10日

View Details

verilator/verilator

历史最高 #1 累计上榜 144 次星标飙升

Verilator开源SystemVerilog模拟器与代码检查系统

compilers cpp rtl

verilator Developer

3.6k

810

400

Ranking #1

5月10日

View Details

pulp-platform/axi

累计上榜 74 次

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

asic axi axi4

1.6k

354

402

Ranking #12

5月10日

View Details

pulp-platform/common_cells

累计上榜 97 次排名上升 ↑8

通用SystemVerilog组件

745

197

273

Ranking #11

5月10日

View Details

chipsalliance/caliptra-rtl

连续上榜 8 天累计上榜 113 次

Caliptra可信根IP的硬件设计配套资源

138

292

Ranking #5

5月10日

View Details

pulp-platform/axi_riscv_atomics

用于RISC-V原子操作的AXI适配器

Ranking #15

5月10日

View Details

chipsalliance/sv-tests

用于检查是否符合SystemVerilog标准的测试套件。

compliance-testing hdl rtl

375

185

Ranking #14

5月10日

View Details

pulp-platform/tech_cells_generic

时隔 15 天回归累计上榜 28 次排名上升 ↑7

设计中针对通用流程实例化的工艺相关单元

183

Ranking #10

5月10日

View Details

chipsalliance/Cores-VeeR-EL2

连续上榜 4 天时隔 18 天回归累计上榜 65 次

VeeR EL2处理器内核

ahb-lite asic-design axi4

336

103

402

Ranking #9

5月10日

View Details

openhwgroup/cvfpu

累计上榜 97 次

支持标准RISC-V格式与运算及跨精度格式的参数化浮点运算单元。

openhwgroup Developer

596

158

290

Ranking #8

5月10日

View Details

chipsalliance/caliptra-ss

累计上榜 84 次

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

caliptra ocp opencomputeproject

308

Ranking #7

5月10日

View Details

pulp-platform/register_interface

连续上榜 3 天累计上榜 26 次排名上升 ↑9

通用寄存器接口（包含多种适配器）

139

Ranking #6

5月10日

View Details

pulp-platform/fpu_div_sqrt_mvp

累计上榜 102 次排名上升 ↑9

面向跨精度计算的浮点除法/平方根运算单元

261

Ranking #4

5月10日

View Details

pulp-platform/riscv-dbg

连续上榜 3 天历史最高 #3 累计上榜 79 次排名上升 ↑9

为PULP RISC-V内核提供的RISC-V调试支持

debug riscv