SpinalHDL/VexRiscv
项目介绍
一种对FPGA友好的32位RISC-V CPU实现
A FPGA friendly 32 bit RISC-V CPU implementation
智能解读
使用场景
项目健康度
距上次更新 58 天
平台 Star TOP 48% · Forks 496
本周 +18 ⭐ · 本月 +72 ⭐
51 位贡献者 · 0 条平台评论
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- 增长：近期 Star 增长缓慢，项目热度有待提升
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