chipsalliance

chipsalliance/caliptra-ss

SystemVerilog 活跃
49
2026-02-23
38
+0
#9
36

项目简介

Caliptra子系统硬件设计资料,包含Caliptra可信根IP及附加制造商控制模块

HW Design Collateral for Caliptra Subsystem, which comprises Caliptra RoT IP and additional manufacturer controls.

智能解读

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使用场景

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项目健康度

53
C 一般

综合活跃度、人气、增长、社区、文档评估

活跃度
25/25
人气
10/25
增长
8/20
社区
5/15
文档
5/15
在 GitHub 上查看

项目信息

作者 chipsalliance
来源 GitHub
周期 每日
仓库 ID chipsalliance/caliptra-ss
最新提交 2026-02-21 05:20:40
首次采集 2026-02-24 08:02:04
最后更新 2026-02-24 08:06:39

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