chipsalliance

chipsalliance/caliptra-ss

SystemVerilog 活跃
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2026-04-09
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#3
39

项目介绍

Caliptra子系统硬件设计资料,包含Caliptra可信根IP及附加制造商控制模块

HW Design Collateral for Caliptra Subsystem, which comprises Caliptra RoT IP and additional manufacturer controls.

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项目健康度

C
45/100
一般
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活跃度 23/23

距上次更新 2 天

人气 3/25

平台 Star TOP 98% · Forks 39

增长 5/25

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社区 9/17

23 位贡献者 · 0 条平台评论

文档 5/10

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2 项改进建议
  • 人气:项目在平台内知名度较低,持续更新有助于提升曝光
  • 增长:近期 Star 增长缓慢,项目热度有待提升
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项目信息

作者 chipsalliance
来源 GitHub
周期 每日
仓库ID chipsalliance/caliptra-ss
最新提交 2026-04-09 21:13:47
第一收录 2026-04-10 08:06:54
最后更新 2026-04-10 08:08:16

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