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pulp-platform/axi

SystemVerilog 活跃

最后更新: 2026-02-23

1.5k

343

项目简介

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

AXI SystemVerilog synthesizable IP modules and verification infrastructure for high-performance on-chip communication

智能解读

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原始标签

asic axi axi4 axi4-lite fpga hardware ip network-on-chip rtl systemverilog

智能标签

生成技术栈、用途、特征、受众等多维度标签

使用场景

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项目健康度

B 良好

综合活跃度、人气、增长、社区、文档评估

活跃度

25/25

人气

20/25

增长

4/20

社区

7/15

文档

5/15

在 GitHub 上查看

项目信息

作者 pulp-platform

来源 GitHub

周期每日

仓库 ID pulp-platform/axi

最新提交 2026-02-23 15:57:56

首次采集 2026-02-24 08:01:59

最后更新 2026-02-24 08:05:19

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