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systemverilog

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openhwgroup/cva6

Assembly

CORE-V CVA6是高度可配置的6级RISC-V处理器核心，适用于应用级和嵌入式场景，应用级配置支持启动Linux

ariane asic cpu
openhwgroup
openhwgroup 开发者
3k
975
623
+52
排名 #19
7月15日
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pulp-platform/axi

SystemVerilog

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

asic axi axi4
pulp-platform
pulp-platform 开发者
1.6k
360
538
+32
排名 #20
7月13日
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clash-lang/clash-compiler

Haskell

Haskell到VHDL/Verilog/SystemVerilog编译器

asic fpga hardware-description-language
clash-lang
clash-lang 开发者
1.6k
166
119
+1
排名 #18
7月8日
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hdl-util/hdmi

SystemVerilog

在FPGA上通过HDMI传输视频/音频

altera audio dvi
hdl-util
hdl-util 开发者
1.3k
135
350
+2
排名 #4
3月15日
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openhwgroup/core-v-verif

Assembly

CORE-V系列RISC-V内核的功能验证项目

risc-v systemverilog uvm
openhwgroup
openhwgroup 开发者
696
318
455
+9
排名 #17
7月13日
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chipsalliance/sv-tests

SystemVerilog

用于检查是否符合SystemVerilog标准的测试套件。

compliance-testing hdl rtl
chipsalliance
chipsalliance 开发者
378
95
304
排名 #14
6月13日
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pulp-platform/croc

SystemVerilog

一款面向教育的PULP片上系统，易于理解与扩展，并提供完整的物理设计流程。

asic riscv rtl-design
pulp-platform
pulp-platform 开发者
239
119
425
+11
排名 #11
5月19日
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pulp-platform/axi_mem_if

SystemVerilog

简易单端口AXI存储器接口

asic axi fpga
pulp-platform
pulp-platform 开发者
50
29
460
+1
排名 #15
7月12日
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