GitHub 2026-02-23 趋势

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2026-02-23
SystemVerilog
数据采集日期: 2026-02-23
SystemVerilog
共 10 个项目，按照 Star 增量 排序

adam-maj/tiny-gpu

SystemVerilog
连续上榜 5 天

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

adam-maj
adam-maj 开发者
11k
1k
51
+21
排名 #1
2月23日
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verilator/verilator

SystemVerilog
连续上榜 16 天 快速上升

Verilator开源SystemVerilog模拟器与代码检查系统

compilers cpp rtl
verilator
verilator 开发者
3.4k
758
77
+3
排名 #2
2月23日
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openhwgroup/cv32e40p

SystemVerilog

CV32E40P是一款基于PULP-Platform RI5CY内核的顺序四级流水线RISC-V RV32IMFCXpulp处理器

riscv riscv32imfc
openhwgroup
openhwgroup 开发者
1.2k
506
64
+1
排名 #8
2月23日
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pulp-platform/axi

SystemVerilog
连续上榜 3 天 排名上升 ↑7

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

asic axi axi4
pulp-platform
pulp-platform 开发者
1.5k
343
57
+1
排名 #3
2月23日
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chipsalliance/caliptra-ss

SystemVerilog
连续上榜 3 天

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

caliptra ocp opencomputeproject
chipsalliance
chipsalliance 开发者
38
36
47
排名 #9
2月23日
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chipsalliance/Cores-VeeR-EL2

SystemVerilog

VeeR EL2处理器内核

ahb-lite asic-design axi4
chipsalliance
chipsalliance 开发者
318
98
51
排名 #10
2月23日
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lowRISC/ibex

SystemVerilog
连续上榜 3 天

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

cpucore hardware risc-v
lowRISC
lowRISC 开发者
1.8k
694
68
排名 #7
2月23日
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openhwgroup/cvfpu

SystemVerilog
连续上榜 4 天

支持标准RISC-V格式与运算及跨精度格式的参数化浮点运算单元。

openhwgroup
openhwgroup 开发者
570
148
41
排名 #5
2月23日
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pulp-platform/common_cells

SystemVerilog
连续上榜 4 天

通用SystemVerilog组件

pulp-platform
pulp-platform 开发者
712
191
44
排名 #6
2月23日
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pulp-platform/fpu_div_sqrt_mvp

SystemVerilog
连续上榜 4 天

面向跨精度计算的浮点除法/平方根运算单元

pulp-platform
pulp-platform 开发者
26
17
57
排名 #4
2月23日
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