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chipsalliance/sv-tests

SystemVerilog 活跃

最后更新2026-05-10

375

#14

项目介绍

用于检查是否符合SystemVerilog标准的测试套件。

Test suite designed to check compliance with the SystemVerilog standard.

智能解读

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正在分析项目...

原始标签

compliance-testing hdl rtl symbiflow systemverilog verilog

智能标签

生成技术栈、用途、特征、受众等多维度标签

使用场景

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项目健康度

50/100

一般

活跃度 15/23

距上次更新 16 天

人气 18/25

平台 Star TOP 29% · Forks 93

增长 0/25

暂无近期增长数据

社区 10/17

61 位贡献者 · 0 条平台评论

文档 7/10

缺少 2 项内容

1 项改进建议

增长：近期 Star 增长缓慢，项目热度有待提升

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项目信息

作者 chipsalliance

来源 GitHub

周期每日

仓库ID chipsalliance/sv-tests

最新提交 2026-05-08 23:51:03

第一收录 2026-05-11 08:01:30

最后更新 2026-05-11 08:01:37

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