项目介绍快速开始学习路径项目截图 1 贡献者 42 增长趋势代码统计生态关系项目时间线项目竞品依赖分析上榜历史

openhwgroup/cv32e40p

SystemVerilog 低活跃

最后更新: 2026-02-23

1.2k

506

项目简介

CV32E40P是一款基于PULP-Platform RI5CY内核的顺序四级流水线RISC-V RV32IMFCXpulp处理器

CV32E40P is an in-order 4-stage RISC-V RV32IMFCXpulp CPU based on RI5CY from PULP-Platform

智能解读

点击生成更详细的项目介绍

正在分析项目...

原始标签

riscv riscv32imfc

智能标签

生成技术栈、用途、特征、受众等多维度标签

使用场景

了解这个项目能帮你解决什么问题

项目健康度

C 一般

综合活跃度、人气、增长、社区、文档评估

活跃度

6/25

人气

19/25

增长

10/20

社区

7/15

文档

8/15

在 GitHub 上查看

项目信息

作者 openhwgroup

来源 GitHub

周期每日

仓库 ID openhwgroup/cv32e40p

最新提交 2025-05-26 13:42:26

首次采集 2026-02-24 08:02:04

最后更新 2026-02-24 08:02:04

赞赏支持

如果本站对你有帮助，欢迎打赏支持

微信

支付宝

Widget 徽章

预览

Markdown

HTML

登录后发表评论

加载评论中...

相关项目推荐

adam-maj/tiny-gpu

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

11k SystemVerilog

verilator/verilator

Verilator开源SystemVerilog模拟器与代码检查系统

3.4k SystemVerilog

lowRISC/opentitan

OpenTitan：开源硅基可信根

3.1k SystemVerilog

lowRISC/ibex

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

1.8k SystemVerilog

aws/aws-fpga

AWS EC2 FPGA硬件与软件开发工具包的官方代码库

1.6k SystemVerilog

pulp-platform/axi

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

1.5k SystemVerilog