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GitHub 2026-05-06 趋势

发现每日最热门的开源项目

2026-05-06
SystemVerilog
数据采集日期: 2026-05-06
SystemVerilog
共 12 个项目，按照 Star 增量 排序
一款强大且可定制的macOS多排扩展坞替代品。将应用组织成多个部分，切换工作区，并自定义一切。
DockMaster Pro 是一款 macOS Dock 栏增强工具，目标是将原生 Dock 从「应用启动器」升级为「生产力中枢」。

adam-maj/tiny-gpu

SystemVerilog
连续上榜 8 天 霸榜 10 天 累计上榜 109 次 快速上升

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

adam-maj
adam-maj 开发者
12k
1.2k
305
+3
排名 #6
5月6日
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lowRISC/opentitan

SystemVerilog
霸榜 12 天 历史最高 #1 累计上榜 122 次

OpenTitan：开源硅基可信根

lowRISC
lowRISC 开发者
3.3k
998
462
+2
排名 #1
5月6日
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pulp-platform/common_cells

SystemVerilog
连续上榜 5 天 累计上榜 89 次

通用SystemVerilog组件

pulp-platform
pulp-platform 开发者
742
197
267
+1
排名 #10
5月6日
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lowRISC/ibex

SystemVerilog
累计上榜 122 次

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

cpucore hardware risc-v
lowRISC
lowRISC 开发者
1.9k
729
473
+1
排名 #5
5月6日
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chipsalliance/caliptra-ss

SystemVerilog
霸榜 6 天 累计上榜 71 次

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

caliptra ocp opencomputeproject
chipsalliance
chipsalliance 开发者
41
42
260
+1
排名 #2
5月6日
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chipsalliance/Cores-VeeR-EL2

SystemVerilog
时隔 14 天回归 累计上榜 60 次

VeeR EL2处理器内核

ahb-lite asic-design axi4
chipsalliance
chipsalliance 开发者
336
102
334
排名 #12
5月6日
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openhwgroup/cvfpu

SystemVerilog
累计上榜 87 次

支持标准RISC-V格式与运算及跨精度格式的参数化浮点运算单元。

openhwgroup
openhwgroup 开发者
594
158
248
排名 #11
5月6日
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pulp-platform/fpu_div_sqrt_mvp

SystemVerilog
连续上榜 4 天 累计上榜 97 次

面向跨精度计算的浮点除法/平方根运算单元

pulp-platform
pulp-platform 开发者
27
18
240
排名 #9
5月6日
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pulp-platform/register_interface

SystemVerilog
连续上榜 3 天 累计上榜 20 次

通用寄存器接口（包含多种适配器）

pulp-platform
pulp-platform 开发者
139
33
41
排名 #8
5月6日
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pulp-platform/riscv-dbg

SystemVerilog
连续上榜 6 天 累计上榜 73 次

为PULP RISC-V内核提供的RISC-V调试支持

debug riscv
pulp-platform
pulp-platform 开发者
308
92
286
排名 #7
5月6日
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pulp-platform/apb

SystemVerilog
累计上榜 49 次 排名上升 ↑5

APB总线逻辑

pulp-platform
pulp-platform 开发者
26
21
135
排名 #4
5月6日
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chipsalliance/caliptra-rtl

SystemVerilog
累计上榜 95 次

Caliptra可信根IP的硬件设计配套资源

chipsalliance
chipsalliance 开发者
136
86
237
排名 #3
5月6日
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