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chipsalliance/Cores-VeeR-EL2

SystemVerilog 活跃

192

最后更新2026-04-06

329

项目介绍

VeeR EL2处理器内核

VeeR EL2 Core

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原始标签

ahb-lite asic-design axi4 el2 fpga fusesoc open-source-hardware processor risc-v riscv riscv32 rtl verilator western-digital

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使用场景

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项目健康度

45/100

一般

活跃度 15/23

距上次更新 29 天

人气 7/25

平台 Star TOP 86% · Forks 98

增长 6/25

本周 +2 ⭐ · 本月 +8 ⭐

社区 10/17

40 位贡献者 · 0 条平台评论

文档 7/10

缺少 2 项内容

2 项改进建议

人气：项目在平台内知名度较低，持续更新有助于提升曝光
增长：近期 Star 增长缓慢，项目热度有待提升

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项目信息

作者 chipsalliance

来源 GitHub

周期每日

仓库ID chipsalliance/Cores-VeeR-EL2

最新提交 2026-03-12 17:44:18

第一收录 2026-04-07 08:01:05

最后更新 2026-04-07 08:01:05

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