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项目介绍快速开始学习路径项目截图 1 贡献者 40 增长趋势 Commit 历史代码统计生态关系项目时间线项目竞品依赖分析上榜历史

chipsalliance/Cores-VeeR-EL2

SystemVerilog 活跃

327

最后更新2026-05-17

338

104

项目介绍

VeeR EL2处理器内核

VeeR EL2 Core

智能解读

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原始标签

ahb-lite asic-design axi4 el2 fpga fusesoc open-source-hardware processor risc-v riscv riscv32 rtl verilator western-digital

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使用场景

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项目健康度

56/100

一般

活跃度 15/23

距上次更新 12 天

人气 18/25

平台 Star TOP 29% · Forks 104

增长 6/25

本周 +2 ⭐ · 本月 +8 ⭐

社区 10/17

40 位贡献者 · 0 条平台评论

文档 7/10

缺少 2 项内容

1 项改进建议

增长：近期 Star 增长缓慢，项目热度有待提升

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项目信息

作者 chipsalliance

来源 GitHub

周期每周

仓库ID chipsalliance/Cores-VeeR-EL2

最新提交 2026-05-13 06:27:17

第一收录 2026-05-18 10:10:58

最后更新 2026-05-18 10:10:58

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