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chipsalliance/Cores-VeeR-EL2

SystemVerilog 活跃

最后更新: 2026-02-23

318

#10

项目简介

VeeR EL2处理器内核

VeeR EL2 Core

智能解读

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原始标签

ahb-lite asic-design axi4 el2 fpga fusesoc open-source-hardware processor risc-v riscv riscv32 rtl verilator western-digital

智能标签

生成技术栈、用途、特征、受众等多维度标签

使用场景

了解这个项目能帮你解决什么问题

项目健康度

B 良好

综合活跃度、人气、增长、社区、文档评估

活跃度

25/25

人气

16/25

增长

8/20

社区

7/15

文档

8/15

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项目信息

作者 chipsalliance

来源 GitHub

周期每日

仓库 ID chipsalliance/Cores-VeeR-EL2

最新提交 2026-02-23 21:21:50

首次采集 2026-02-24 08:02:05

最后更新 2026-02-24 08:02:05

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