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chipsalliance/Cores-VeeR-EL2

SystemVerilog 活跃

493

最后更新2026-07-13

341

#12

106

项目介绍

VeeR EL2处理器内核

VeeR EL2 Core

智能解读

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原始标签

ahb-lite asic-design axi4 el2 fpga fusesoc open-source-hardware processor risc-v riscv riscv32 rtl verilator western-digital

智能标签

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使用场景

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项目健康度

62/100

良好

活跃度 23/23

距上次更新 2 天

人气 18/25

平台 Star TOP 31% · Forks 106

增长 4/25

本周 0 ⭐ · 本月 +3 ⭐

社区 10/17

40 位贡献者 · 0 条平台评论

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缺少 2 项内容

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增长：近期 Star 增长缓慢，项目热度有待提升

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项目信息

作者 chipsalliance

来源 GitHub

周期每日

仓库ID chipsalliance/Cores-VeeR-EL2

最新提交 2026-07-13 22:37:56

第一收录 2026-07-14 08:02:31

最后更新 2026-07-14 08:02:31

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