chipsalliance/Cores-VeeR-EL2 - 项目详情

项目介绍快速开始学习路径项目截图 1 贡献者 40 增长趋势代码统计生态关系项目时间线项目竞品依赖分析上榜历史

项目竞品

共找到 20 个竞品

pulp-platform/axi

1.5k 344

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

SystemVerilog axi4 fpga rtl

相似度

21%

+32

verilator/verilator

3.4k 758

Verilator开源SystemVerilog模拟器与代码检查系统

SystemVerilog rtl verilator

相似度

14%

+60

hughperkins/VeriGPU

1.3k 136

基于RISC-V指令集架构的开源GPU设计，采用Verilog实现

SystemVerilog asic-design risc-v

相似度

14%

+21

ucb-bar/chipyard

2.1k 817

一个敏捷的RISC-V SoC设计框架，包含顺序执行内核、乱序执行内核、加速器等组件

Scala risc-v riscv rtl

相似度

21%

+49

lowRISC/ibex

1.8k 694

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

SystemVerilog risc-v

相似度

+11

openhwgroup/cv32e40p

1.2k 506

CV32E40P是一款基于PULP-Platform RI5CY内核的顺序四级流水线RISC-V RV32IMFCXpulp处理器

SystemVerilog riscv

相似度

pulp-platform/riscv-dbg

294 91

为PULP RISC-V内核提供的RISC-V调试支持

SystemVerilog riscv

相似度

pulp-platform/axi_mem_if

49 28

简易单端口AXI存储器接口

SystemVerilog fpga

相似度

Purdue-SoCET/atalla

24 4

开源人工智能加速器堆栈，集成计算、内存与软件——从RTL到PyTorch。

SystemVerilog rtl

相似度

chipsalliance/rocket-chip

Rocket Chip生成器

SpinalHDL/VexRiscv

3.0k 488

一种对FPGA友好的32位RISC-V CPU实现

Assembly fpga riscv

相似度

14%

openhwgroup/cva6

2.8k 886

CORE-V CVA6是高度可配置的6级RISC-V处理器核心，适用于应用级和嵌入式场景，应用级配置支持启动Linux

riscv-boom/riscv-boom

SonicBOOM：伯克利乱序执行机器

SpinalHDL/SpinalHDL

基于Scala的硬件描述语言

firesim/firesim

994 261

FireSim：具备本地与云端灵活性的快速便捷FPGA加速硬件仿真平台

Scala fpga risc-v

相似度

14%

riscv/riscv-unified-db

149 112

该单仓库包含一个机器可读的 RISC-V 规范数据库以及工件生成工具。

Ruby risc-v riscv

相似度

14%

raysan5/raylib

31.0k 2.9k

一个简单易用的库，用于享受电子游戏编程的乐趣。

C riscv

相似度

+738

simdjson/simdjson

23.4k 1.2k

每秒解析千兆字节级JSON数据：被Facebook/Meta Velox、Node.js运行时、ClickHouse、WatermelonDB、Apache Doris、Milvus、StarRocks采用。

C++ risc-v

相似度

+106

openwall/john

12.7k 2.4k

John the Ripper jumbo版 - 支持数百种哈希和加密类型的高级离线密码破解工具，可在多种操作系统、CPU、GPU甚至部分FPGA上运行

C fpga

相似度

+53

RT-Thread/rt-thread

11.8k 5.3k

RT-Thread 是一款开源的物联网实时操作系统（RTOS）。https://rt-thread.github.io/rt-thread/

C risc-v

相似度