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GitHub 2026-05-17 周趋势

发现过去一周最热门的开源项目

2026-05-17
SystemVerilog
数据采集日期: 2026-05-17
SystemVerilog
共 12 个项目，按照 Star 增量 排序
一款强大且可定制的macOS多排扩展坞替代品。将应用组织成多个部分，切换工作区，并自定义一切。
DockMaster Pro 是一款 macOS Dock 栏增强工具，目标是将原生 Dock 从「应用启动器」升级为「生产力中枢」。

verilator/verilator

SystemVerilog
历史最高 #1 快速上升 排名上升 ↑5

Verilator开源SystemVerilog模拟器与代码检查系统

compilers cpp rtl
verilator
verilator 开发者
3.6k
816
369
+23
排名 #1
5月17日
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lowRISC/opentitan

SystemVerilog

OpenTitan：开源硅基可信根

lowRISC
lowRISC 开发者
3.4k
1k
462
+12
排名 #3
5月17日
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lowRISC/ibex

SystemVerilog

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

cpucore hardware risc-v
lowRISC
lowRISC 开发者
1.9k
736
474
+7
排名 #4
5月17日
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pulp-platform/common_cells

SystemVerilog

通用SystemVerilog组件

pulp-platform
pulp-platform 开发者
751
199
267
+6
排名 #9
5月17日
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pulp-platform/croc

SystemVerilog
历史最高 #8 星标飙升

一款面向教育的PULP片上系统，易于理解与扩展，并提供完整的物理设计流程。

asic riscv rtl-design
pulp-platform
pulp-platform 开发者
238
118
280
+6
排名 #8
5月17日
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openhwgroup/cvfpu

SystemVerilog
快速上升

支持标准RISC-V格式与运算及跨精度格式的参数化浮点运算单元。

openhwgroup
openhwgroup 开发者
602
158
248
+6
排名 #5
5月17日
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chipsalliance/Cores-VeeR-EL2

SystemVerilog

VeeR EL2处理器内核

ahb-lite asic-design axi4
chipsalliance
chipsalliance 开发者
338
104
334
+2
排名 #6
5月17日
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chipsalliance/caliptra-ss

SystemVerilog
历史最高 #11 排名上升 ↑6

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

caliptra ocp opencomputeproject
chipsalliance
chipsalliance 开发者
43
44
260
+1
排名 #11
5月17日
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aws/aws-fpga

SystemVerilog
历史最高 #2

AWS EC2 FPGA硬件与软件开发工具包的官方代码库

aws
aws 开发者
1.7k
541
345
+1
排名 #2
5月17日
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chipsalliance/caliptra-rtl

SystemVerilog

Caliptra可信根IP的硬件设计配套资源

chipsalliance
chipsalliance 开发者
138
88
237
排名 #12
5月17日
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pulp-platform/axi_riscv_atomics

SystemVerilog

用于RISC-V原子操作的AXI适配器

pulp-platform
pulp-platform 开发者
66
23
27
排名 #10
5月17日
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pulp-platform/fpu_div_sqrt_mvp

SystemVerilog
排名上升 ↑6

面向跨精度计算的浮点除法/平方根运算单元

pulp-platform
pulp-platform 开发者
27
18
240
排名 #7
5月17日
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