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#rtl 每日趋势报告

📅 2026-01-22
📊 5 个项目

🔥 #rtl 每日热门项目

chipsalliance/chisel

Scala

Chisel：一种现代硬件设计语言

chip-generator chisel chisel3
chipsalliance
chipsalliance 开发者
4.5k
646
95
+2
排名 #14
1月22日
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ucb-bar/chipyard

Scala

一个敏捷的RISC-V SoC设计框架，包含顺序执行内核、乱序执行内核、加速器等组件

accelerators boom chip-generator
ucb-bar
ucb-bar 开发者
2.1k
806
62
+1
排名 #3
1月22日
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verilator/verilator

SystemVerilog

Verilator开源SystemVerilog模拟器与代码检查系统

compilers cpp rtl
verilator
verilator 开发者
3.3k
743
78
+1
排名 #1
1月22日
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pulp-platform/axi

SystemVerilog

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

asic axi axi4
pulp-platform
pulp-platform 开发者
1.5k
333
65
+1
排名 #5
1月22日
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felangel/bloc

Dart

可预测的状态管理库，帮助实现 BLoC 设计模式

angulardart bloc concurrency
felangel
felangel 开发者
12k
3.4k
81
排名 #14
1月22日
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📊 数据统计

5 个热门项目
2026-01-22 数据日期

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