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2026-05-03
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#rtl 每日趋势报告

📅 2026-05-03
📊 7 个项目

🔥 #rtl 每日热门项目

verilator/verilator

SystemVerilog

Verilator开源SystemVerilog模拟器与代码检查系统

compilers cpp rtl
verilator
verilator 开发者
3.6k
807
369
+3
排名 #14
5月3日
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SpinalHDL/SpinalHDL

Scala

基于Scala的硬件描述语言

fpga rtl scala
SpinalHDL
SpinalHDL 开发者
2k
373
306
+2
排名 #7
5月3日
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pulp-platform/axi

SystemVerilog

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

asic axi axi4
pulp-platform
pulp-platform 开发者
1.6k
353
348
+2
排名 #13
5月3日
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chipsalliance/rocket-chip

Scala

Rocket Chip生成器

chip-generator chisel riscv
chipsalliance
chipsalliance 开发者
3.8k
1.3k
401
+1
排名 #19
5月3日
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pulp-platform/croc

SystemVerilog

一款面向教育的PULP片上系统，易于理解与扩展，并提供完整的物理设计流程。

asic riscv rtl-design
pulp-platform
pulp-platform 开发者
230
113
280
+1
排名 #11
5月3日
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riscv-boom/riscv-boom

Scala

SonicBOOM：伯克利乱序执行机器

berkeley boom chisel
riscv-boom
riscv-boom 开发者
2.1k
502
312
排名 #9
5月3日
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chipsalliance/chisel

Scala

Chisel：一种现代硬件设计语言

chip-generator chisel chisel3
chipsalliance
chipsalliance 开发者
4.7k
650
450
排名 #13
5月3日
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📊 数据统计

7 个热门项目
2026-05-03 数据日期

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