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2026-01-30
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#rtl 每日趋势报告

📅 2026-01-30
📊 5 个项目

🔥 #rtl 每日热门项目

pulp-platform/axi

SystemVerilog

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

asic axi axi4
pulp-platform
pulp-platform 开发者
1.5k
337
75
+1
排名 #2
1月30日
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verilator/verilator

SystemVerilog

Verilator开源SystemVerilog模拟器与代码检查系统

compilers cpp rtl
verilator
verilator 开发者
3.3k
746
85
+1
排名 #3
1月30日
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chipsalliance/chisel

Scala

Chisel：一种现代硬件设计语言

chip-generator chisel chisel3
chipsalliance
chipsalliance 开发者
4.6k
646
114
+1
排名 #10
1月30日
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ucb-bar/chipyard

Scala

一个敏捷的RISC-V SoC设计框架，包含顺序执行内核、乱序执行内核、加速器等组件

accelerators boom chip-generator
ucb-bar
ucb-bar 开发者
2.1k
806
73
+1
排名 #12
1月30日
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chipsalliance/Cores-VeeR-EL2

SystemVerilog

VeeR EL2处理器内核

ahb-lite asic-design axi4
chipsalliance
chipsalliance 开发者
316
96
69
排名 #5
1月30日
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📊 数据统计

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