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2026-02-14
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#rtl 每日趋势报告

📅 2026-02-14
📊 4 个项目

🔥 #rtl 每日热门项目

chipsalliance/chisel

Scala

Chisel：一种现代硬件设计语言

chip-generator chisel chisel3
chipsalliance
chipsalliance 开发者
4.6k
649
132
+1
排名 #21
2月14日
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pulp-platform/axi

SystemVerilog

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

asic axi axi4
pulp-platform
pulp-platform 开发者
1.5k
344
93
+1
排名 #8
2月14日
查看详情

verilator/verilator

SystemVerilog

Verilator开源SystemVerilog模拟器与代码检查系统

compilers cpp rtl
verilator
verilator 开发者
3.4k
752
107
排名 #4
2月14日
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chipsalliance/Cores-VeeR-EL2

SystemVerilog

VeeR EL2处理器内核

ahb-lite asic-design axi4
chipsalliance
chipsalliance 开发者
317
96
86
排名 #6
2月14日
查看详情

📊 数据统计

4 个热门项目
2026-02-14 数据日期

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